

AndrKobelev
Пользователи-
Posts
77 -
Joined
-
Last visited
Recent Profile Visitors
668 profile views
AndrKobelev's Achievements

Пользователь (2/3)
19
Reputation
-
Вот видос на эту тему https://youtu.be/LrE8_2tG4PI
-
@Kayum вот вам бесценная информация https://forum.bits.media/index.php?/topic/25227-ремонт-bitmain-antminer-s7-s9-l3/&do=findComment&comment=2188132 но судя по количеству "лайков" можно судить , насколько здесь "благодарная" публика
-
Повторюсь по поводу исследования прохождения сигналов, может кому то пригодится. Итак, мой летний эксперимент: "Только что провел эксперимент метода теста прохождения Сигнала СО и RI , при помощи подачи прямоугольного сигнала на TXD. Этот метод также позволяет исследовать прохождение Сигнала ВО. Слово "Сигнал" пишу с Большой буквы неспроста. Исследуется прохождение именно Сигнала, а не банальное наличие напряжений на КТ. Метод оказывает помощь в случаях "сигналы на месте, асиков ноль" , кроме того позволяет обойтись без осциллографа. Суть проста, как трусы - подаём на Тх (11 нога) меандр или прямоугольный сигнал другой скважности (я использовал 70%) и частотой , скажем, 5кГц . На всех КТ "СО" должен появиться этот сигнал, размахом 1.7В. Его можно опознать , даже не не имея о-скопа. Зуммер (буззер) от материнки позволяет Услышать этот сигнал, я припаял этот звонок к измерительному пинцету - прекрасно различается звук. Если у вас музыкальный слух, можно подать 440 Гц - это нота ЛЯ первой октавы. Теперь о других сигналах. БО (бизи). ставим щупы на "бо" последнего чипа. Ничего не должно быть. Замыкаем Бо и Со на первом (втором) чипе . На последнем Бо должна появиться ЛЯ. И, наконец, Ri , любимец публики. Тут не всё так радужно, но кое что можно исследовать. Замыкаем Ri и Со на последнем чипе. Смотрим (слушаем) сигнал Ri на первом. Есть? Смотрим на 12й ноге. Если там тоже есть, то это означает, что Сигнал Со проходит от первого до последнего чипа, а Ri от последнего к первому и далее в контрольку. Нюанс в том, что замыкание Ри и СО даёт результат не на всех КТ, надо экспериментировать. Вот вам методика для случая "сигналы есть - асиков 0 "
-
Во первых, измерить, что у него на других ногах (входных), во вторых,замерить СОПРОТИВЛЕНИЕ на землю той ноги, на которой должно быть 1.7 В. Естественно, на выключенной плате.
-
Очень просто. L3+ жрёт в 2 раза меньше, ВМ1485, которые там стоят, видимо более энергоэффективные, ну и алгоритм SCRYPT , возможно, "полегче" , чем SHA256, к тому же частота вычислительного ядра тоже сильно меньше.
-
Тут всё просто, для L3+ хватит, для S9 и 10А - мало. Проверено.
-
Первый чип проверять НЕ НУЖНО! Ему получать сигнал "Бизи" не от кого. Он сам его вырабатывает, когда ему нужно.
-
И вообще то, чтобы диагностировать прохождение СИГНАЛОВ не нужен ни "крутой тестер" и даже осциллограф с "некитайскими 100МГц". Просто вместо того, чтобы отлавливать еле заметные СИГНАЛЫ на КТ, надо запустить СВОЙ сигнал куда надо и отслеживать его прохождение. Если подавать сигнал звуковой частоты, можно обойтись вовсе без осциллографа. "Сигналы" пишу большими буквами, имея в виду истинные сигналы,в отличие от уровней напряжения.
-
Прохождение "Во" легко ТАК проверить https://youtu.be/KJ7jrK76V68
-
Еще как, проверишь, на эту тему записал видео. Проблема только в том , что народ, как правило, не считает это нужным и вообще путают понятие "сигнал" и напряжение на КТ. Дескать, если есть на Со 1.7 В, якобы значит "сигнал проходит"
-
Ri = 2,6V там , где обведено желтым - норма Если Clk вместо ожидаемых 0.8 В даёт 0 и 1.7 , то это означает что у вас НЕТ Clk. Её, тактовую частоту, 25мГц должен генерировать 1й и 37 чип, с помощью кварцевого резонатора, что рядом с чипом. Сами кварцы НИЧЕГО не генерируют, как некоторые думают. Итак в нашем случае 37й чип выдаёт тактовую, а первый -нет, да ещё и греется. Выпаивайте его и прозванивайте дорожки от первого чипа к шлейфу, например, 28я нога должна приходить на 15 контакт шлейфа через 340 Ом, это "Ресет", 26я на 12й, это Ri(RxD) и т. д.
-
Внутренности L3+ (фото) и замеры напряжений на чипах
AndrKobelev replied to rldep's topic in ASIC/FPGA майнеры
пятаки просто остаются не распаянными- 234 replies
-
Внутренности L3+ (фото) и замеры напряжений на чипах
AndrKobelev replied to rldep's topic in ASIC/FPGA майнеры
@Hurikan Ещё как майнит! В L3 по 6 асикчипов в домене, отсутствие одного не даёт серьёзного перекоса. Прошивке пофиг.- 234 replies
-
@Wiltedstone а какой у вас USB майнер? давно хочу себе такой. Может подгоните? @harlam У меня антроутер соединен с основным роутером кабелем, и раздаёт интернет через вайфай
-
@Euhen и что, так и идёт по всей плате 0.5В? Ставьте эксперимент - на 72 чипе, где 0.5 замкните пинцетом Ри и Со и смотрите по всей плате Ри - изменится ли?
- 1424 replies
-
- AntMiner L3+
- Проблема
-
(and 1 more)
Tagged with: